반도체 공정 기술은 지속적으로 발전하면서 더욱 미세한 회로 패턴을 구현하고 있으며, 성능과 전력 효율성을 향상시키는 방향으로 변화하고 있다. 트랜지스터 구조의 변화, 캐퍼시터 및 게이트 소재의 발전, 3D DRAM 도입, 극자외선(EUV) 공정 적용, 원자층 증착(ALD) 기술 등 다양한 혁신이 이루어지고 있다.
트랜지스터 구조의 변화: Planar FET – FinFET – GAAFET
미세 공정이 진행되면서 게이트 간의 폭이 좁아지고, 채널 길이도 줄어 단채널 효과(채널 길이가 짧아져 누설 전류가 증가하는 현상)가 심화되었다. 또한 캐퍼시터로부터 전하가 쉽게 유출될 가능성이 커지면서, 이를 막기 위해 트랜지스터의 구조적 변화가 필수적으로 이루어졌다.
플래너(Planar) FET는 소스, 채널, 드레인이 한 개의 평면에 위치하며, 게이트가 그 위에 나란히 얹혀 있는 형태이다. 게이트 길이가 짧아질수록 채널 길이도 함께 줄어들어 전하가 유출되기 쉬운 구조적 한계를 가진다.
- RCAT(Recessed Channel Array Transistor)는 채널 길이를 줄이지 않기 위해 채널을 U자 모양으로 변형한 방식이다. 하지만 게이트를 통과해 유출되는 전하량이 상대적으로 증가하는 단점이 있다. 이를 개선하기 위해 RCAT에서채널을 구형으로 파서 채널 길이를 늘린 S-RCAT(Sphere-RCAT) 기술이 개발되었다.
- FCAT(FinFET + RCAT)는 S-RCAT를 발전시킨 형태로, FinFET 구조를 도입하여 두 기술의 장점을 융합한 것이다. FinFET은 3D 구조의 MOSFET으로, 지느러미(Fin) 모양을 가진다. 채널 양쪽에 게이트를 형성하고 돌출된 상층부3개 면을 활용해 전류를 흘려보낼 수 있어 누설 전류를 줄이고 전류 구동률을 높일 수 있다.
- BCAT(Buried Channel Array Transistor)는 FCAT 구조에서 게이트를 채널의 가장 아래쪽에 배치하고 상부에는 전기가 통하지 않는 산화막(부도체)을 형성해 게이트를 묻어버리는 방식이다. 이를 통해 캐퍼시터와 게이트 간의거리를 멀리하여 전하 유출을 최소화할 수 있다. 또한 비트라인과 워드라인 간의 거리를 증가시켜 배선 간 전기적충돌을 방지하는 효과가 있어 현재 가장 많이 사용되고 있다.
- VCAT(Vertical Channel Array Transistor)는 GAA(Gate-All-Around) 구조를 활용한 기술로, 게이트가 채널을 감싸는수평 구조를 수직으로 적층하는 방식이다. 네 면 모두 게이트와 접촉하는 형태로 제작되며, 누설 전류가 적고 전력 소비가 감소하는 장점이 있다. 다만, 공정이 복잡하고 원가가 높은 문제가 있어 주로 하이엔드 제품에서 경쟁력이 높아질 것으로 예상된다.
캐퍼시터(Capacitor)의 발전
- 반도체 소자의 전기 용량(Capacitance)은 면적과 유전율에 비례하며, 두께에 반비례한다. 초기에는 집적도가 낮아면적 확보에 큰 문제가 없었지만, 미세 공정이 진행되면서 누설 전류가 발생해 두께를 줄이는 데 한계가 생겼다. 이를 극복하기 위해 캐퍼시터의 면적을 증가시키는 3차원 구조가 도입되었다.
- 3차원 캐퍼시터는 트랜지스터 위에 형성하는 Trench Capacitor 방식과 트랜지스터 아래에 형성하는 Stack Capacitor 방식으로 발전하였다. Trench 방식은 웨이퍼 아래에 캐퍼시터를 형성해야 하기 때문에 식각(에칭) 공정이 어려운 단점이 있어, 현재는 쌓아 올리는(Stack) 방식을 주로 사용한다.
- 형태적으로는 초기 실린더형에서 기둥형으로 변경되었다. 기둥형이 실린더형보다 공정이 용이하지만, 지름이 가늘어지고 길이가 길어지면서 안정성이 저하되는 문제가 있었다. 이를 보완하기 위해 기둥을 하나가 아닌 두 개를이어 붙이는 기술(더블 필러)이 도입되었다.
- 현재는 지르코늄옥사이드(ZrO₂)를 캐퍼시터 소재로 사용하지만, 용량 감소 문제를 해결하기 위해 유전율이 높은High-K 물질을 활용하는 방식으로 발전하고 있다.
High-K Metal Gate (HKMG)
- 미세 공정이 진행되면서 게이트의 크기를 줄이는 데 한계가 발생하자, 게이트 소재를 높은 유전율(High-K) 물질로 변경하는 기술이 도입되었다. 기존의 산화실리콘(SiO₂) 대신 하프늄옥사이드(HfO₂)를 활용하여 물리적인 두께를 증가시키면서도 전기적인 두께를 감소시키는 방식이다. 이를 통해 게이트의 영향력을 강화하고 누설 전류를 줄이는 효과를 얻을 수 있다.
- 기존 SiO₂의 유전율은 3.9였으나, High-K 물질은 이보다 높은 유전율을 가지며, 열적 안정성과 낮은 누설 전류 특성을 요구한다. 초기에는 High-K 물질만을 도입했지만, 이후 Metal Gate(금속 게이트)까지 함께 적용하는 High-K Metal Gate(HKMG) 방식이 도입되면서 기존보다 전류 구동률이 약 20% 증가하고 누설 전류가 5배 이상 감소하는효과를 얻었다.
3D DRAM
- 현재 DRAM은 셀 크기를 축소하거나 간격을 줄이는 방식으로 미세화가 진행되고 있으며, 현재 1a 수준까지 상용화되었으며 1b 공정이 개발 중이다.
- DRAM은 NAND와 달리 적층(Stacking) 기술을 적용하기 어려웠다. 이는 DRAM의 캐퍼시터가 수직으로 배치되어 있어 스태킹이 어려운 구조적 한계를 가지고 있기 때문이다. 하지만 2025년 이후 1d 이하의 초미세 공정이 도입되면 트랜지스터 선폭을 줄이는 방식이 한계에 도달하게 된다. 이에 따라 DRAM에도 스태킹 기술이 본격적으로 적용되어 3D DRAM이 상용화될 것으로 예상된다.
- 3D DRAM은 같은 면적에서 집적도를 증가시켜 기존 2D DRAM보다 성능 향상을 기대할 수 있으며, 초미세 공정경쟁에서 벗어날 수 있어 제조 비용도 절감될 것으로 보인다.
EUV(Extreme Ultraviolet) 공정 적용
- EUV 공정은 노광(리소그래피) 단계에서 극자외선(EUV) 파장의 광원을 사용하는 기술이다. 반도체 생산 과정에서 웨이퍼를 감광물질로 코팅한 후, 회로 패턴을 새겨 넣기 위해 레이저 광원을 투사하는 노광 공정을 거친다. 기존에는 일반 레이저를 사용했지만, EUV 공정에서는 극자외선 파장의 광원을 활용하여 더욱 정밀한 패턴을 형성할 수 있다.
- 극자외선은 모든 물질에 의해 흡수되기 때문에 직접 투사하는 방식이 아닌 반사경을 통해 반사시켜 웨이퍼에 노광하는 방식으로 진행된다. 기존에는 불화아르곤(ArF) 광원을 사용한 노광 공정을 적용했으나, EUV는 ArF 대비파장이 14배 이상 짧아 더욱 미세한 회로 패턴을 형성할 수 있다. 이에 따라 초미세 반도체 공정에 적합한 방식으로 자리 잡고 있다.
- 기존의 ArF 공정에서는 여러 번의 노광 단계를 거쳐야 했지만, EUV 장비는 공정 단계를 줄일 수 있어 생산성이향상되고 전력 소모도 감소하는 효과를 얻을 수 있다.
- 초기 EUV 장비의 NA(Numerical Aperture, 개구수)는 0.25였으며, 현재 0.33까지 도달하였다. NA 값이 높을수록 더많은 빛을 수집할 수 있어 반도체 칩에 더욱 정밀한 패턴을 형성할 수 있다. 최근 인텔이 선공급받은 High-NA EUV 장비는 0.55의 NA 값을 가지며, 기존 0.33 NA EUV 장비 대비 선폭이 약 0.6배 감소하여 더욱 정밀한 반도체제조가 가능하다.
- EUV 장비는 네덜란드의 ASML이 독점적으로 생산하며, 광원은 미국의 사이머(Cymer)에서 공급한다. 삼성전자는 ASML과 협력하여 차세대 메모리 노광 장비 개발을 위한 EUV 공동 연구소를 설립하고 있다.
ALD(Atomic Layer Deposition)
- ALD는 증착 공정에서 사용되는 기술로, 원자 단위의 얇은 층을 균일하게 증착하는 방식이다. 초미세 공정이 도입됨에 따라 EUV 공정과 함께 필수적인 기술로 인식되고 있다.
- ALD는 화학적 반응을 이용하는 점에서 CVD(Chemical Vapor Deposition)와 유사하지만, CVD가 반응 가스를 동시에 주입하는 방식인 반면, ALD는 반응 가스를 독립적으로 주입하여 표면 반응을 완벽하게 제어할 수 있다. 이로인해 균일한 박막 형성이 가능하며, 더욱 정밀한 증착이 이루어진다. 또한 ALD는 저온 공정이 가능하여 웨이퍼손상을 최소화할 수 있는 장점이 있다.
- ALD 공정에서는 주입한 가스나 플라즈마가 기판 표면에 흡착되면서 반응이 일어난다. 충분한 반응이 완료되면더 이상 증착이 진행되지 않는 자기 포화반응이 발생하여 한 층씩 균일하게 증착할 수 있다. 이를 통해 기판의 모양이나 크기에 관계없이 원하는 물질을 일정한 두께로 증착할 수 있다.
- CVD와 ALD는 공정 조건이 유사하며 공정 과정도 비슷하기 때문에 장비 구성이 유사하다. 하지만 ALD는 균일한증착과 높은 정밀도를 요구하는 차세대 반도체 공정에서 더욱 중요한 기술로 자리 잡고 있다.
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